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Surjadeep萨卡;乌杰瓦尔·莫利克;拜迪亚纳塔·比斯瓦斯

新型分裂数字锁相环在加性宽带高斯噪声中的性能。 （英语） Zbl 1282.93234号

国际期刊改编。控制信号处理。 27，第12号，1107-1117（2013）.
小结：本文提出了一种新的存在加性宽带高斯噪声的分裂数字锁相环（DPLL）。提出的新环路在环路的数字控制振荡器中包含一个额外的相位调制输入及其频率调制输入。本环路消除了宽带高斯噪声的有害影响。使用新的分路DPLL可以获得更好的输出信噪比。在环路的设计中，通过使用同相和正交数字控制振荡器，避免了环路和射频滤波器之间的相互作用。使用MATLAB（The MathWorks，Natick，MA，USA）/Simulink环境和System Generator（System Generator）对提出的分体式DPLL进行了仿真，System Generator是来自Xilinx（Xilinx，Inc.，San Jose，CA，USA）的一种用于现场可编程门阵列设计的工具，并在Spartan 3E Starter Kit板上实现。该设计是在Xilinx ISE 13.1上使用VHDL（甚高速集成电路（VHSIC）硬件描述语言）在现场可编程门阵列上实现的。从稳定时间、峰值时间、上升时间、峰值超调量以及典型二进制相移键控系统的误码率性能的角度来看，所提出的分频数字锁相环优于传统的分频锁相环，并与MATLAB/Simulink的结果进行了验证。

MSC公司：

93E03型 控制理论中的随机系统（一般）
93E25型 随机控制中的计算方法（MSC2010）

关键词：

数字控制振荡器;数字锁相环;分体式DPLL;噪声带宽;带相位调制的DCO;信噪比;误码率;现场可编程门阵列（FPGA）

软件：

Matlab公司;锡林克斯;Simulink公司;斯巴达3E初学者工具包
PDF格式BibTeX公司 XML格式引用
\textit{S.Sarkar}等人，《国际期刊》Adapt。控制信号处理。27，第12号，1107--1117（2013；Zbl 1282.93234）
全文： 内政部

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