今日、台積電は米国で「2024年台積電北米技術フォーラム」を開催し、その最新のプロセス技術、先進的なパッケージ技術、および3次元集積回路（3 D IC）技術などを発表した。

フォーラムでは、TSMC A 16（1.6 nm）というプロセス技術を初めて公開した。

紹介によると、A 16は台積電のスーパーレールフレームとナノチップトランジスタを結合し、2026年に量産する予定だ。

スーパーレール技術は給電ネットワークをウェハ背面に移動させ、ウェハ表面により多くの空間を空けることができ、それによって論理密度と性能を向上させ、A 16を複雑な信号配線と密集した給電ネットワークを有する高効率エネルギー演算（HPC）製品に適用させる。

台積電によると、N 2 Pプロセスに比べて、A 16チップの密度は1.10倍に上昇し、同じ動作電圧の下で、速度は8-10%増加した。同じ速度では、消費電力は15～20%削減されます。

A 16のほか、台積電はN 4 C技術を発売すると発表し、N 4 CはN 4 P技術を継続し、結晶粒のコストを8.5%削減し、採用の敷居が低く、2025年に量産する予定だ。