| EPSRC参考： |
欧洲药典/W009447/1 |
| 标题： |
函数式语言的硬件加速（HAFLANG） |
| 首席研究员： |
R博士Stewart |
| 其他研究人员： |
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| 联合调查研究员： |
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| 项目合作伙伴： |
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| 部门： |
数学与计算机科学系 |
| 组织： |
赫里奥特·沃特大学 |
| 方案： |
新研究员奖 |
| 开始： |
2022年7月4日 |
完： |
2025年7月3日 |
价值（英镑）： |
350,700
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| EPSRC研究主题分类： |
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| EPSRC工业部门分类： |
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| 相关拨款： |
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| 面板历史记录： |
| 面板日期 | 面板名称 | 结果 |
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2021年9月13日
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EPSRC ICT优先小组2021年9月
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宣布
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| 拨款申请表摘要 |
直到10年前，编程语言实现的性能都依赖于单核CPU上不断增加的时钟频率。过去十年见证了多核时代的兴起，多核时代将处理元素添加到CPU中，以实现通用并行计算。
由于从CPU上的多个内核到主内存的单个连接，具有并行支持的通用语言正在发现通过并行扩展的通用CPU体系结构的局限性。我们计算的结构发生了根本性的变化。
在人工智能、大数据和能效需求的驱动下，行业正在从通用CPU转向高效的专用硬件，例如2016年的谷歌Tensorflow处理单元（TPU）、智能手机中的华为神经处理单元（NPU）以及2017年的Graphcore智能处理单元（IPU）。这反映了更广泛地转向专用硬件以提高执行效率。
由于减少了开发时间、更好的可维护性、借助于静态类型检查器的代码正确性以及确定性并行的易用性，函数式语言在工业中得到了广泛的应用。函数式语言实现主要针对通用CPU，因此对缓存行为、共享、预取和垃圾收集位置的控制有限。因此，由于并行性和内存争用之间的权衡，它们正在达到性能极限。本项目认为，可编程FPGA上的专用硬件可以通过将这些非确定性的低效率转移到硬件中来实现阶跃式改进，而不是使用编译器优化从CPU中挤出微小的增量性能改进。
图形简化是一种功能执行模型，它为开发完全不同的处理器体系结构提供了诱人的机会。早期的想法可以追溯到20世纪80年代，远早于过去5-10年先进的现场可编程门阵列（FPGA）技术的时代。
我们相信，功能语言的定制FPGA内存层次结构可以最大限度地减少内存流量，从而避免缓存未命中和内存访问延迟的成本，这些成本很快成为中大型功能程序的瓶颈。我们相信，将关键运行时系统组件（预取、垃圾收集、并行）降低到硬件，并使用特定于域的指令集进行图形缩减，将显著减少运行时间。
我们的目标是鼓励计算机体系结构社区通过为针对特殊用途函数语言硬件的函数语言开发准确的成本模型来扩展该项目。
我们的HAFLANG项目将以Xilinx Alveo U280加速器板为目标，这是一个基于UltraScale+FPGA的最先进平台，是开发FPU的研究工具。HAFLANG编译框架将被设计为可扩展的，从而使FPU处理器成为未来其他语言的目标。
通过开发硬件加速器，我们相信有可能设计出这样一种处理器：（1）与GHC编译的Haskell相比，它可以以两倍的吞吐量执行程序，而在传统的中端4-16核x86/x86-64 CPU上执行，（2）与在CPU上执行编程语言相比，它的能耗要低四倍。
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| 主要发现 |
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这些信息现在可以在研究门户（GtR）上找到网址：http://gtr.rcuk.ac.uk
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| 在非学术环境中的潜在使用 |
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这些信息现在可以在Gateway to Research（GtR）上找到网址：http://gtr.rcuk.ac.uk
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| 影响 |
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| 描述 |
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| 摘要 |
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| 具体化日期 |
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| 研究人员提交的部门 |
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| 项目URL： |
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| 更多信息： |
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| 组织网站： |
网址：http://www.hw.ac.uk |