FPGA、ASIC和SoC开发
在一个 高层抽象。 使用自动指导转换为固定点，或生成本机 任何目标设备的浮点运算。 通过建模内存来分析硬件和软件架构， 总线和I/O。 生成优化、可读和可跟踪的VHDL ® 、Verilog ® ，或 SystemVerilog公司 用于在数字逻辑中实现。 生成针对嵌入式处理器的处理器或优化C/C++代码。 验证在HDL模拟器或FPGA或SoC上运行的算法 设备连接到MATLAB或Simulink测试台。
FPGA、ASIC和SoC开发产品
话题
模型制作与模拟试验
使用Simulink模板生成HDL代码 （HDL编码器） 使用Simulink模型模板生成HDL代码以创建高效的硬件 设计。 使用Xilinx RFSoC设备发送和接收音频-第1部分系统设计 （SoC块集） 在Xilinx上使用SoC Blockset™设计和模拟数据路径 ® RFSoC设备。 ASIC、FPGA和SoC的无线通信设计 （HDL编码器） 使用wireless HDL Toolbox™块为硬件设计无线通信算法。 FPGA数字下变频器的实现 （DSP HDL工具箱） 为FPGA上的LTE设计一个数字下变频器（DDC）。 HDL OFDM接收机 （无线HDL工具箱） 实现针对硬件优化的基于OFDM的无线接收机。 将MATLAB视觉算法转换为面向硬件的Simulink模型 （Vision HDL工具箱） 在Simulink中创建一个针对硬件的设计，该设计实现与MATLAB参考设计相同的行为。
验证
Simulink HDL协同仿真入门 （HDL验证程序） 在Simulink®环境中使用Cosimulation Wizard设置HDL Verifier™应用程序。 FPGA在回路仿真中 （HDL验证程序） FPGA在停机（FIL）仿真中提供了以下能力 使用Simulink或MATLAB软件在实际硬件中测试任何现有HDL代码的设计。 数据捕获工作流 （HDL验证程序） 从 在FPGA上运行的设计。 使用基于JTAG的AXI管理器访问FPGA内存 （HDL验证程序） 使用基于JTAG的AXI管理器访问连接到FPGA的存储器。 UVM组件生成概述 （HDL验证程序） 从Simulink模型生成通用验证方法（UVM）环境。 生成SystemVerilog DPI组件 （HDL验证程序） 从Simulink生成DPI组件，并探索各种配置参数。 使用HDL测试台从配置参数验证生成的代码 （HDL编码器） 生成HDL测试台以模拟和验证 为您的设计生成HDL代码。
代码生成和部署
基本HDL代码生成工作流 （HDL编码器） 遵循HDL代码生成和FPGA合成的工作流程 MATLAB和Simulink算法。 在Zynq工作流中使用AXI-Stream接口部署模型 （HDL编码器） 使用AXI4-Stream接口启用高速数据 Zynq处理器与FPGA之间的传输 ® 硬件。 自定义IP核心生成 （高密度脂蛋白编码器） 使用HDL工作流从模型或算法生成自定义IP核心 顾问。 针对FPGA和SoC硬件概述 （HDL编码器） 针对FPGA或SoC平台的高级步骤。 使用Xilinx RFSoC设备发送和接收音频-第2部分部署 （SoC块集） 在Xilinx RFSoC设备上使用SoC块集实现并验证设计。 FPGA和SoC设备上的原型深度学习网络 （深度学习HDL工具箱） 加快您的 通过使用 dlhdl。 工作流 对象。
