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Filter Design HDL Coder™生成可合成的便携式VHDL®和Verilog®用MATLAB设计的定点滤波器的实现代码®FPGA或ASIC上。它自动创建VHDL和Verilog测试台，用于模拟、测试和验证生成的代码。
注释
滤波器设计HDL编码器产品将在未来版本中停止使用。相反，您可以建模硬件行为，并使用System生成HDL代码对象或Simulink®来自DSP HDL Toolbox™的块。这些对象和块包括硬件友好型控制信号和架构选项。从生成HDL代码DSP HDL工具箱对象和块，还必须具有HDL Coder™产品。
对于使用dsphdl。双四元过滤器（DSP HDL工具箱）对象并使用生成代码HDL编码器工具，请参阅为IIR过滤器生成HDL代码（DSP HDL工具箱）。对于Simulink教程，请参见DSP HDL工具箱入门（DSP HDL工具箱）。有关支持的算法，请参阅HDL优化的滤波器和变换（DSP HDL工具箱）.
dsphdl。双四元过滤器
为定点过滤器生成HDL代码
HDL代码生成启动，语言选择，HDL代码生成脚本
单速率、多速率、级联、其他高级数字过滤器
资源使用率、时钟速度、芯片面积、延迟
文件名和位置、标识符和注释，端口和重置，HDL语言构造
HDL测试台生成，并与第三个参与方EDA工具
编译、模拟和合成脚本生成
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