Fibonacci和Galois型LFSR伪随机数的并发生成

摘要

我们考虑了基于线性反馈移位寄存器（LFSR）的并行测试模式生成器的实现，在SoC内建自测试（BIST）设计中使用多个输出作为构建块。该设计可以同时驱动多个被测电路（CUT）。描述了并发伪随机数（PRN）生成的数学过程。我们已经在FPGA和ASIC技术中实现了产生两个和三个PRN的LFSR。该设计在400 MHz的工作频率下进行了测试。估计了与硅面积、动态功耗和操作速度有关的性能。Synopsis Design Compiler和IHP的130 nm CMOS ASIC设计工具包用于LFSR设计的合成、路由和映射。具有三个并联输出和32次多项式的LFSR的总硅面积为0.012mm2，动态功耗小于1.3mW。所得结果表明，面积开销和功耗足够小，并且与反馈多项式的次数成正比。