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clash-vhdl语言:同步硬件的CAES语言-VHDL后端

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CλaSH（发音为“冲突”）是一种功能硬件描述语言从函数式编程语言中借用其语法和语义哈斯克尔。CλaSH编译器将这些高级描述转换为低级可合成VHDL、Verilog或SystemVerilog。

CλaSH的特征：

  • 强类型，但具有非常高的类型推断，可以同时启用使用简明描述进行安全快速的原型制作。

  • 交互式REPL：在解释器中加载设计并轻松测试所有您的组件无需设置测试台。

  • 具有类型推理的高阶函数产生的设计默认情况下完全参数化。

  • 基于值流的同步时序电路设计，称为信号s、 导致对反馈回路的自然描述。

  • 支持多个时钟域，具有类型安全的时钟域交叉。

此软件包提供：

  • VHDL后端

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  • CLaSH公司
    • 后端
      • 冲突。后端。VHDL（VHDL）

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更改日志 CHANGELOG.md公司
依赖关系 基础(>=4.6.0.1 && <5),类库(>=0.7 && <0.8),碰撞前奏(>=0.1 && <0.12),功能梯度照明(>=5.4.2.4 && <5.6),可散列的(>=1.2.1.0 && <1.3),透镜(>=3.9.2 && <4.16),mtl公司(>=2.1.2 && <2.3),文本（>=0.11-3.1&&<1.3）,无序控制器(>=0.2.3.3 && <0.3),wl pprint文本(>=1.1.0.0 && <1.2)[细节]
许可证 BSD-2条款
版权 版权所有©2015-2016，特温特大学，2017，QBayLogic
作者 克里斯蒂安·巴伊
维护人员 克里斯蒂安·巴伊<christiaan.baaij@gmail.com>
类别 硬件
主页 http://www.clash-lang.org/
Bug跟踪器 http://github.com/clash-lang/clash-compiler/issues
源回购 头部：git克隆https://github.com/clash-lang/clash-compiler.git
已上传 通过克里斯蒂安·巴伊在2017年4月25日T08:53:38Z
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clash-vhdl语言-CλaSH编译器的VHDL后端

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CλaSH—一种功能硬件描述语言

CλaSH（发音为“冲突”）是一种功能硬件描述语言从函数式编程语言中借用其语法和语义哈斯克尔。CλaSH编译器将这些高级描述转换为低级可合成VHDL、Verilog或SystemVerilog。

CλaSH的特征：

  • 强类型（如VHDL），但具有高度的类型推断，使用一致的描述（如Verilog）。

  • 交互式REPL：在解释器中加载设计并轻松测试所有您的组件无需设置测试台。

  • 具有类型推理的高阶函数产生的设计默认情况下完全参数化。

  • 基于值流的同步时序电路设计，称为信号s、 导致对反馈回路的自然描述。

  • 支持多个时钟域，具有类型安全的时钟域交叉。

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